星空-半导体未来三大支柱：先进封装、晶体管和互连

英特尔在前沿手艺范畴的摸索和结构具有行业标杆意义，其发布的手艺线路图和功效为半导体行业供给了主要参考标的目的。 在IEDM 2024年夜会上，英特尔发布了7篇手艺论文，展现了多个要害范畴的立异进展。这些手艺涵盖了从FinFET到2.5D和3D封装（EMIB、Foveros、Foveros Direct），行将在Intel 18A节点利用的PowerVia后背供电手艺，和全环抱栅极（GAA）晶体管RibbonFET等。另外，英特尔还揭露了一些面向将来的进步前辈封装手艺，为鞭策行业成长供给了新的视角。 在这些前沿手艺中，三个焦点范畴尤其值得存眷：面向AI成长的进步前辈封装、晶体管微缩手艺和互连微缩手艺。在IEDM 2024年夜会上，英特尔代工高级副总裁兼手艺研究总司理Sanjay Natarajan具体介绍了这些范畴的要害冲破。 进步前辈封装的冲破：选择性层转移手艺 异构集成已成为现今芯片界的主流实现机能晋升的手段。可是异构集成手艺面对着很年夜的挑战。当前异构集成手艺首要采取“晶圆对晶圆键合”（Wafer-to-Wafer HB）或“芯片对晶圆键合”（Chip-to-Wafer HB），会因挨次装配芯粒而致使吞吐量、芯片尺寸和厚度受限。 英特尔经由过程选择性层转移（Selective Layer Transfer）手艺，冲破了当前异构集成的手艺瓶颈。这项手艺可以或许以超高效力完成跨越15,000个芯粒的并行转移，仅需几分钟便可实现相较在传统方式数小时或数天的晋升。其立异性地实现了亚微米级芯粒的转移，撑持仅1平方毫米巨细、厚度为人类头发1/17的芯粒。这供给了一种矫捷且本钱效益显著的异构集成架构，使得处置器与存储器手艺的夹杂搭配成为可能。Intel Foundry率先采取无机红外激光脱键手艺，实现了芯粒转移的手艺冲破，鞭策了旗舰AI产物开辟所需的进步前辈异构集成手艺的成长。 英特尔代工高级副总裁手艺研究总司理Sanjay Natarajan暗示：“我们有来由等候这一手艺可以或许像PowerVia后背供电手艺一样在业内普和。我们将积极首创并鞭策这项手艺的成长，我认为我们会看到业内领先企业都慢慢采取这一手艺。” 面向AI时期，英特尔提出了周全的封装解决方案，以实现AI系统的年夜范围量产。除选择性层转移手艺，英特尔还聚焦在： 进步前辈内存集成（memory integration）：解决容量、带宽和延迟瓶颈，晋升机能。 夹杂键合（hybrid bonding）互连的间距缩放：实现异构组件间的高能效和高带宽密度毗连。 模块化系统的扩大：经由过程毗连解决方案下降收集延迟和带宽限制。 GAA晶体管的冲破：物理和二维材料 晶体管手艺的前进一向以来都是英特尔的主业之一，英特尔的方针是到2030年实现一万亿晶体管的雄伟方针。 Intel展现了其在Gate-All-Around（GAA）RibbonFET晶体管上的手艺冲破，成功将栅极长度缩小至6nm，并实现1.7nm硅通道厚度。经由过程对硅通道厚度和源漏结的精准工程设计，有用削减了漏电流和器件退化，提高了晶体管在极短栅极长度下的机能不变性。英特尔研究数据显示，与其他进步前辈节点手艺比拟，在6nm栅极长度下，RibbonFET在短栅极长度下具有更高的电子迁徙率和更优的能效特征。除此以外，RibbonFET实现了最好的亚阈值摆幅（Subthreshold Swing，SS）和漏电流按捺机能（DIBL）。 左图是透射电子显微镜（TEM）图象，中心展现看这些晶体管的部门要害参数，右图是栅极长度与电子速度关系图 这一进展展现了在短沟道效应优化方面的行业领先程度，这为将来更高密度、更低功耗的芯片设计奠基了根本，同时鞭策了摩尔定律的延续成长，知足了下一代计较和AI利用对半导体机能的严苛需求。 为了推动GAA晶体管手艺的成长，英特尔也将眼光对准了二维半导体材料。 据Sanjay Natarajan的介绍，具体而言，英特尔在GAA手艺中引入了二维（2D）NMOS和PMOS晶体管，该晶体管以二维MoS2为沟道材料，连系高介电常数的HfO2作为栅氧化层，经由过程ALD（原子层沉积）工艺实现切确节制。下图的横截面成像清楚展现了栅极金属、HfO₂氧化物和二维MoS2之间的布局集成，其整体厚度在纳米级别，漏源间距（L_SD）小在50nm，次阈值摆幅（SS）低在75mV/d，最年夜电流机能（I_max）到达900µA/µm以上，可以或许显著晋升栅极对沟道的节制能力。 右边的图表中将Intel的研究成果（THIS WORK）与其他同类研究进行了对照，显示在驱动电流和次阈值摆幅上的较着优势。 英特尔的研究验证告终合GAA架构和2D材料，晶体管机能可谓奔腾。并且一旦英特尔将基在硅的沟道机能推至极限，采取2D材料的GAA晶体管很有可能会成为下一步成长的公道标的目的。 就英特尔所不雅察到的而言，晶体管数目的指数级增加趋向，合适摩尔定律，从微型计较机到数据中间，晶体管数目每两年翻倍。可是，跟着AI工作负载的延续增添，AI相干能耗可能会在2035年超出美国当前的总电力需求，能源瓶颈成为将来计较成长的要害挑战。是以，将来需要的是新型晶体管。下一代晶体管需要具有超陡次阈值摆幅（低在60mV/dec）和极低的静态漏电流（I_off），撑持在超低供电电压（ 300mV）下运行。 英特尔也在材料和物理层面不竭摸索，并在IEDM上展现了采取Ge（锗）纳米带布局的晶体管，其9nm厚度和连系氧化物界面的立异设计，为实现低功耗和高效传输奠基了根本。Intel进一步研究连系高介电常数材料和新型界面工程，以开辟加倍节能高效的下一代晶体管。 英特尔也呼吁全部行业配合鞭策晶体管手艺的革命，以知足万亿晶体管时期中AI利用的需求。经由过程对曩昔60年晶体管成长的总结，Intel同时提出了将来10年的成长方针：1）必需开辟可以或许在超低供电电压（ 300mV）下工作的晶体管，以显著提高能效，为遍及化的AI利用供给撑持；2）延续增添晶体管数目的手艺是可行的，但能源效力的革命性冲破将是将来成长的重点。 互连缩放的冲破：钌线路 跟着晶体管和封装手艺的延续微缩，互连已成为半导体系统中的第三个要害要素。这些互连导线负责毗连数以万亿计的晶体管。但是，我们清楚地看到，铜互连的时期正逐步走向尾声。铜互连存在一个现实问题：利用时需要添加反对层和籽晶层。跟着尺寸的不竭缩小，这些相对高电阻的层占有了更多的可用空间。英特尔不雅察到，当线宽不竭缩小时，铜线的电阻率呈指数级上升，到达难以接管的水平。是以，虽然晶体管尺寸愈来愈小、密度和机能不竭晋升，但传统的布线体例已没法知足毗连所有晶体管的需求。 英特尔的冲破在在采取具有高本钱效益的空气间隙钌（Ru）线路，作为铜互连的潜伏替换方案。这个空气间隙解决方案无需昂贵的光刻手艺，也不需要主动瞄准通孔工艺。它奇妙地将空气间隙、减法钌工艺和图案化相连系，有望打造出公道的下一代互连手艺，使之与将来的晶体管和封装手艺相匹配。 这类新工艺在小在25nm的间距下，实现了在匹配电阻前提下高达25%的电容下降，有用晋升了旌旗灯号传输速度并削减了功耗。高分辩率的显微成像展现了钌互连线和通孔的切确对齐，验证了没有产生通孔冲破或严重错位的问题。减法钌工艺撑持年夜范围出产（HVM），经由过程消弭复杂的气隙解除区和选择性蚀刻需求，具有现实利用的经济性和靠得住性。 写在最后 半导体财产是一个高度复杂的生态系统，需要各方配合尽力才能获得冲破。英特尔在封装、晶体管和互连等范畴的立异功效，为全部行业供给了贵重的经验和启迪。犹如Sanjay Natarajan所述，英特尔的方针是为全部行业供给线路图，以调和和同一我们所有的研发资金和尽力。如许，下一代产物和办事就可以鞭策全部行业向前成长，并继续推动摩尔定律。英特尔确切始终将本身视为摩尔定律的守护者，致力在承当这一责任，不竭摸索推动摩尔定律的新手艺。这不但是为了英特尔的好处，更是为了全部行业的配合好处。

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